Nell’ottica di potenziamento del team, siamo alla ricerca di 1 ingegnere specializzato nella modellazione e verifica di circuiti analogici e mixed-signal ( AMS ). La figura sarà responsabile dello sviluppo di modelli comportamentali in SystemVerilog Real Number Modeling (RNM) e della verifica funzionale di IP complessi, contribuendo alla qualità e affidabilità dei prodotti prima della fase di produzione.
Responsabilità principali
Sviluppo di modelli comportamentali analogici (SV RNM) per circuiti integrati (IC)
Implementazione e manutenzione di ambienti di verifica (testbench) basati su SystemVerilog UVM
Definizione e sviluppo di piani di verifica (Verification Plan e Attribute List)
Verifica funzionale RTL e Gate-Level (GLS)
Validazione dei modelli analogici rispetto a specifiche e schemi elettrici
Esecuzione di simulazioni AMS (Analog Mixed Signal) in ambienti mixed-mode
Analisi delle forme d’onda e debug dei problemi funzionali
Implementazione di assertion (SVA) per verifica automatica
Collaborazione con team di progettazione analogica e digitale
Produzione di documentazione tecnica e report di validazione
Laurea in Ingegneria Elettronica o equivalente
Esperienza in verifica di sistemi digitali e/o mixed-signal
Conoscenza di SystemVerilog e metodologia UVM
Esperienza con Real Number Modeling (RNM)
Familiarità con simulazioni AMS
Conoscenza di strumenti EDA (es. Synopsys VCS/XA, Cadence Xcelium/Spectre)
Capacità di analisi di segnali analogici (tensioni, correnti, transitori)
Comprensione di circuiti analogici (es. convertitori DC-DC, ADC/DAC)
La retribuzione annua lorda per questo ruolo è compresa tra 55.000 EUR e 65.000 EUR.
La posizione è
📌 AMS Verification (Roma)
🏢 Altro
📍 Roma
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