FPGA Design Engineer – RTL, VHDL/Verilog (Viu')

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17 set
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AYES - Management & Technology Consulting
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Viu'

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AYES - Management & Technology Consulting

Viu'

pAYES - Management Technology Consulting cerca un FPGA Engineer per rafforzare il team italiano. La risorsa si occuperà di progettare logiche FPGA usando VHDL/Verilog, sviluppare architetture RTL e collaborare con ingegneria hardware e firmware. /ppLa posizione prevede attività di simulazione, verifica funzionale, analisi timing e documentazione tecnica. Offriamo progetti all'avanguardia in settori industriali come Automotive, Aerospazio e Difesa, con possibilità di crescita in un contesto /p #J-18808-Ljbffr

📌 FPGA Design Engineer – RTL, VHDL/Verilog (Viu')
🏢 AYES - Management & Technology Consulting
📍 Viu'

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