FPGA Designer: RTL/Verilog, IP Integration (Pavia)

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01 ott
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Dedagroup
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Pavia

01 ott

Dedagroup

Pavia

Dedagroup, con Deda Connect, cerca un ingegnere FPGA per progettare e verificare soluzioni IP complesse a Milano/Roma. Lavorerai sulla codifica RTL, l’integrazione IP e la validazione su scheda.
Il ruolo richiede laurea in ingegneria e competenze in VHDL/Verilog, strumenti FPGA e una base in C/C++. Modello di lavoro agile e possibilità di crescita e certificazione interne sono offerti.
J-18808-Ljbffr

📌 FPGA Designer: RTL/Verilog, IP Integration (Pavia)
🏢 Dedagroup
📍 Pavia

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